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Verilog
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// SLWChipVerify 时序验证示例：
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// 在时钟上升沿把输入 din 锁存到输出 q；复位时清零 q。
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module seq_auto_demo(
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input clk,
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input rst,
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input [1:0] din,
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output reg [1:0] q
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);
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// 该寄存器逻辑用于演示自动时序激励与断言检查。
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always @(posedge clk or posedge rst) begin
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if (rst)
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q <= 2'd0;
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else
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q <= din;
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end
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endmodule
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